Il modello Elmore Delay nel design VLSI

5 ore fa p Tosin Jemilehin Nell'ultimo articolo, abbiamo discusso il dimensionamento dei transistor nella progettazione VLSI utilizzando il modello di ritardo RC lineare. Abbiamo concluso quell'articolo sottolineando gli accademici che sostengono che questo modello non è il più accurato. Un modello più accurato è il modello di ritardo Elmore, di cui parleremo qui.
Il modello di analisi del ritardo di Elmore stima il ritardo da una sorgente (radice) a uno dei nodi foglia come la somma della resistenza nel percorso verso l'i nodo moltiplicata per la capacità presente all'estremità del ramo. Fornisce un'analisi del ritardo semplicistica che evita l'integrazione numerica / equazioni differenziali dispendiose in termini di tempo di una rete RC. Generalmente, la maggior parte dei circuiti può essere rappresentata come un circuito RC senza loop.
Come abbiamo già affermato, il ritardo Elmore stima il ritardo da una sorgente (radice) a uno dei nodi foglia come somma della resistenza nel percorso all'i nodo moltiplicato per la capacità presente all'estremità del ramo. In altre parole, il ritardo di propagazione da una sorgente di commutazione (radice) a un i-esimo nodo di diramazione è dato come il prodotto della capacità “Ci” del nodo per la somma della resistenza dalla sorgente al nodo Ris. Ris = somma della resistenza dalla sorgente al nodo i Per illustrare, ricordiamo il circuito equivalente RC di 2 ° ordine che abbiamo considerato nel modello di ritardo RC: Il ritardo Elmore per Vout è dato come tpd = R1C1 + (R1 + R2) C2, che è simile all'espressione di ritardo ottenuta per il modello di approssimazione della costante a due tempi (TTC) che abbiamo discusso nell'ultimo articolo.
Consideriamo un driver, ovvero un gate che carica o scarica un nodo o, in altre parole, un gate connesso all'ingresso di un altro gate.
Per il nostro esempio, esamineremo un driver w volte la dimensione dell'unità che guida un inverter identico a m. Il circuito RC equivalente è mostrato nella Figura 2. Dall'equazione 1, se indichiamo il fan-out del convertitore come il rapporto tra la capacità di carico (3mc) e la capacità di ingresso (3wc), otteniamo quanto segue: Quindi, possiamo riscrivere l'equazione 1 come Diamo un'occhiata al gate NAND fornito nell'articolo del modello di ritardo RC.
Se il gate NAND è impostato per pilotare porte NAND identiche "h", significa che vedrà una capacità aggiuntiva "5hC" nel valore della capacità di carico come mostrato nella Figura 3. Se guardiamo allo scenario peggiore per la transizione verso l'alto (come mostrato nella Figura 3 (b)), il transistor PMOS porterà il nodo di uscita Y su ALTO mentre il NMOS attivo contribuisce anche alla capacità parassita, che rallenta questa transizione. Notare che la resistenza "R" viene caricata lungo il percorso verso il nodo di uscita "Y".
Il resistore dei due circuiti a transistor NMOS non viene tuttavia considerato poiché non vi è alcun percorso di uscita attraverso di essi. Questo è il motivo per cui contribuiscono solo al valore di capacità 6C al nodo di uscita Y. Detto questo, otteniamo quanto segue: Dall'osservazione, possiamo vedere che il ritardo ha due componenti: la parte costante e quella dichiarata in termini di fan-out "h".
La parte costante è chiamata ritardo parassita, che è il tempo impiegato da un gate per pilotare la sua capacità interna (5C in questo caso). Il ritardo parassita per l'inverter nell'equazione 2 è 1. L'altra parte è il ritardo dello sforzo o sforzo elettrico, che è il tempo necessario per guidare la capacità di carico alla capacità del convertitore, questo a volte è anche chiamato sforzo logico.
Allo stesso modo, lo sforzo logico dell'inverter nell'equazione 2 è 1 mentre lo sforzo logico per la NAND nell'equazione 3 è \ (\ frac {5} {3} \). Lo sforzo logico misura il peggio di un gate nella produzione di corrente di uscita rispetto a un inverter. Questo concetto è fondamentale per analizzare il ritardo di qualsiasi porta logica di base standard in combinazione con un carico che può essere astratto come modulo di porta logica o blocco funzionale.
La tabella seguente mostra lo sforzo logico di porte comuni. Tabella 1. Sforzo logico di porte comuni Il ritardo Elmore è estremamente efficiente da calcolare e fornisce informazioni sugli algoritmi di approssimazione discussi nell'articolo precedente.
È stato anche dimostrato che ha una buona fedeltà quando viene calcolato utilizzando una simulazione Hspice. Sono stati proposti ulteriori miglioramenti, come i modelli Fitted Elmore Delay1 e Improved Elmore Delay2. Tuttavia, il ritardo di Elmore non può determinare con precisione lo sforzo logico di un gate, che è importante nella modellazione di sistemi VLSI di grandi dimensioni.
Per risolvere questo problema, avremo bisogno di discutere un nuovo modello per aiutare a determinare come mantenere minimo il ritardo parassitario senza aumentare la dimensione del transistor. Quindi, nel prossimo articolo, parleremo dello "sforzo logico" per percorsi singoli e multipli ..